抖动测量一直被称为示波器测试测量的最高境界。传统最直观的抖动测量方法是利用余辉来查看波形的变化。后来演变为高等数学概率统计上的艰深问题，抖动测量结果准还是不准的问题就于是变得更加复杂。
时钟的特性可以用频率计测量频率的稳定度，用频谱仪测量相噪，用示波器测量TIE抖动、周期抖动、cycle-cycle抖动。但是时域测量方法和频域测量方法的原理分别是什么？TIE抖动和相噪抖动之间的关系到底是怎么推导的呢？
抖动是衡量时钟性能的重要指标，抖动一般定义为信号在某特定时刻相对于其理想的短期偏移。这个短期偏移在时域的表现形式为抖动（下文的抖动专指时域抖动），在频域的表现形式为相噪。本文主要探讨下时钟抖动和相噪以及其测量方法，以及两者之间的关系。
抖动是对时域信号的测量结果，反映了信号边沿相对其理想偏离了多少。抖动有两种主要成分：确定性抖动和随机抖动。确定性抖动是可以重复和预测的，其峰峰值是有界的，通常意义上的DJ是指其pk-pk值；随机抖动是不能预测的定时噪声，分析时一般使用高斯分布来近似表征，理论上可以偏离中间值无限大，所以随机抖动是没有峰到峰边界的，通常意义上的RJ指标是指其RMS值，可以根据其RMS值推算其在一定误码率时的值。目前最常用的分析方法是使用双狄拉克模型。该模型假定概率密度函数两侧的尾部是服从高斯分布的，高斯分布很容易模拟，并且可以向下推算出较低的概率分布。总抖动是RJ和DJ概率密度函数的卷积。
但是，业界对于高斯分布能否精确地描绘随机抖动直方图的尾部还存在争议。真正的随机抖动是遵守高斯分布的，但实际的测量中多个低幅度的DJ会卷积到一个分布函数，这导致测量出的概率密度分布的中心接近高斯分布，而尾部却夹杂了一些DJ。所以，真正的RJ可能只占高斯模型的抖动的一部分，测量中RJ可能被放大了，同时总抖动也会被放大。
时钟抖动通常有三种测量方法，对应于TIE（TIme Interval Error 时间间隔误差）、period（周期抖动）和Cycle-Cycle（相邻周期抖动）三种抖动指标。
TIE抖动（时间间隔误差），以被测时钟沿与理想时钟沿之间的时间差为样本，即以图中的TIEn为样本，通过对很多个样本进行统计分析，表征时钟沿与理想时钟沿偏离值的变化、分布情况，如下图所示：
Period Jitter（周期抖动），以时钟信号的周期做样本，即以图中的Pn做样本，通过对很多个样本进行统计分析，表征时钟信号周期Pn的变化、分布情况，对于数字系统中的建立保持时间规范很有意义。如下图所示：
Cycle-Cycle Jitter（Cycle-Cycle抖动），以时钟信号相邻周期的差值做样本，即以图中的Cn做样本，通过对很多个样本（1K~10K）进行统计分析，表征时钟信号相邻周期变化值的变化、分布情况，一般用于需要频率突变的场合。如下图所示：
相位噪声反映的是单载波信号的频谱纯度，如果没有相位噪声，信号的所有功率都应集中在其振荡频率f0处（下图左Carrier），这个理想信号用Asin（ωt）表示。由于存在相位噪声（下图左Noise），相当于在理想信号上调制了一个 Φ（t）相位信号，此时整个信号表示为Asin（ωt+Φ（t））。在频谱上体现为一部分功率扩展到相邻的频率中去，形成边带（下图右）。相噪定义为单边带某一给定偏移频率fn处1Hz带宽内的功率Pn与信号总功率Ps比值的对数，即 10lg（Pn/Ps），相噪以dBc/Hz@fn为单位来表示。这里dBc的含义是某频点功率与信号总功率的比值（下图右），对应于时钟相位偏移与时钟周期的比值。
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在本文中，我们将讨论抖动传递及其性能，以及相位噪声测量技术的局限性。时钟抖动和边沿速率图1显示了由一个通用公式表述的三种波形。该公式包括相位噪声项“φ(t)”和幅度噪声项“λ(t)。对评估的三个频率来说，φ(t)=0和λ(t)是个伪随机函数，该函数为每个波形都产生噪声的恒定包络。图1显示三个波形中每一波形的Vth穿越分解视图，以及Vth可被穿越的分布。图1：时间抖动引入与信号边缘速率图1强调了噪声源而不是固有抖动会引起定时抖动错误。更快的边沿速率减少了时钟信号上的电压噪声对时钟抖动性能的影响。这种现象并非是仅属于时钟信号的特点。在接收时钟信号或测量抖动性能的设备内，这种机理也表现得很明显。时钟性能测量工程师常常会评估无意义的
，测得的平均时钟周期却可能是9.998ns，而不是理想的10ns。所以退而求其次，通常将平均周期作为理想周期看待（兔子：因为实际周期都是在理想值周围按照一定规律分布的，如果测量时间足够长，得到的平均值就可以非常接近理想值）。 2.1.1周期抖动的应用 周期抖动对于计算数字系统的时序裕量十分有用。假设在一个基于微处理器的系统中（上升沿采样），处理器要求1ns的数据建立时间（即数据需要在时钟上升沿1ns前保持稳定有效）。当时钟的某个周期抖动为-1.5ns时，上升沿会出现在数据有效之前，如此处理器将会采集到错误的数据。如图1所示： 图1时钟抖动造成的数据建立错误
免费提供易用型软件工具使PCI Express开发工作摆脱凭空猜测的困窘- Silicon Labs（芯科科技有限公司，NASDAQ：SLAB）今日宣布推出一款免费的软件工具，使工程师仅需通过几次简单的点击操作就能够轻松快速的从示波器数据文件中计算出PCI Express®（PCIe®）时钟抖动结果，从而极容易验证PCIe规范兼容性，且能减少系统开发时间。Silicon Labs的时钟抖动计算工具是当前业界首款可用于PCIe 1.0、2.0、3.0、4.0规范的标准抖动计算器，免费提供给致力于开发广受欢迎的PCIe架构应用的所有人员
抖动测量一直被称为示波器测试测量的最高境界。传统最直观的抖动测量方法是利用余辉来查看波形的变化。后来演变为高等数学概率统计上的艰深问题，抖动测量结果准还是不准的问题就于是变得更加复杂。 时钟的特性可以用频率计测量频率的稳定度，用频谱仪测量相噪，用示波器测量TIE抖动、周期抖动、cycle-cycle抖动。但是时域测量方法和频域测量方法的原理分别是什么？ TIE抖动和相噪抖动之间的关系到底是怎么推导的呢？ 抖动是衡量时钟性能的重要指标，抖动一般定义为信号在某特定时刻相对于其理想的短期偏移。这个短期偏移在时域的表现形式为抖动（下文的抖动专指时域抖动），在频域的表现形式为相噪。本文主要探讨下时钟抖动和相噪
新型的高速 ADC 都具备高模拟输入带宽（约为最大采样频率的 3 到 6 倍），因此它们可以用于许多欠采样应用中。ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为信噪比 (SNR) 的主要原因。 本系列文章共有三部分，“第 1 部分”重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与 ADC 的孔径抖动组合。在“第 2 部分”中，该组合抖动将用于计算 ADC 的 SRN，然后将其与实际测量结果对比。“第 3 部分
抖动测量一直被称为示波器测试测量的最高境界。传统最直观的抖动测量方法是利用余辉来查看波形的变化。后来演变为高等数学概率统计上的艰深问题，抖动测量结果准还是不准的问题就于是变得更加复杂。时钟的特性可以用频率计测量频率的稳定度，用频谱仪测量相噪，用示波器测量TIE抖动、周期抖动、cycle-cycle抖动。但是时域测量方法和频域测量方法的原理分别是什么?TIE抖动和相噪抖动之间的关系到底是怎么推导的呢?ScopeArt先生就常遇到类似的问题，为此，特向本文作者主动邀稿。作者是高人，但很低调。他为此文花费了很多时间，最终奉献给大家的这篇文章很干货。希望对仍然纠结在抖动的中的朋友们有所
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